第二代身份证专用芯片噪声检测及标定方法研究

　　引言

　　我国第二代居民身份证(简称“二代证”)采用了符合ISO14443 Type B通讯协议的近耦合射频识别(RFID)技术，载波频率为13.56MHz，工作场强为1.5~7.5A/m，卡片调制副载波频率为847kHz。射频卡(非接触IC卡)在实际中已经得到了广泛的应用。在检测国内各厂家研制的二代证样卡时，技术人员发现不同厂家的芯片噪声水平相差很大，有的甚至影响了卡片与读卡器的正常通信。也就是说，当卡片处于读卡器天线的工作场强范围内，尤其是在近场情况下，读卡器与卡尚未进行通讯时，卡片天线两端的电压(电流)交流信号峰峰值会发生波动，波动频率可能为847kHz，或是其整数倍频(或分频)。造成波动的主要原因是芯片电源稳定性差，或者芯片功耗波动太大。如果卡片线圈内的电流信号峰峰值波动达到一定值，尤其是847kHz频率的波动时，读卡器就可能将其放大到与有效信号相当的幅值水平，这样就会严重影响读卡器的工作，大大增加读卡器解调电路的设计难度。

　　本文首先简单介绍了Type B射频卡系统的通信原理，之后分析了卡片调制信号以及与噪声和读卡器灵敏度之间的关系，提出了噪声检测方法和可行的噪声标定方法，并对此进行了详细讨论。

图1 近耦合射频卡系统等效电路图

图2  调制深度曲线

　　近耦合射频卡通信原理

　　卡片与读卡器之间是通过近电感耦合来进行通讯的。也就是说，当读卡器向卡片发送指令时，读卡器天线线圈流过的电流会根据指令发生相应的变化，场中的卡片就会感应到此变化，并解调出指令信号，之后对指令信号进行处理并发出响应；当卡片向读卡器发送响应信号时，卡片会根据响应信号通过负载调制的方式改变卡片线圈流过的电流，读卡器天线线圈就会感应到卡片线圈电流的变化，并进行解调处理，得到卡片响应信号。

　　读卡器一般将两个边带信号中的一个847kHz频率成分通过滤波器从载波信号中分离出来，但是实际上并不存在理想的滤波器。这样，叠加在载波上的847kHz附近频带上的信号(包括调制信号和噪声信号)都会通过读卡器的滤波器，从而被放大。其中，847kHz附近频带上的噪声信号主要是由于芯片内部逻辑电路工作时功耗的周期性波动而引起的。特别的，对于CPU卡片来说，由于指令的周期性操作，可能引起电源周期性波动，更严重的会对EEPROM进行操作。因此，在芯片设计阶段，就应该认真对待电源的稳定与功耗问题。

　　卡片调制信号分析与检测

　　理论分析

　　近耦合射频卡与读卡器通信的简单等效电路原理图如图1所示。其中，R1、C1、L1和R2、C2、L2分别为读卡器和卡片天线谐振电路中的等效电阻、电容和电感；Z2为芯片等效阻抗负载；M为互感；u和i分别为电压和电流(指的是电压和电流交流信号幅值)。当L1和C1满足谐振时，有：

　　(1)读卡器通过对u1(天线两端电压)进行检波、滤波、放大和解调处理得到卡片发出的数据。在读卡器接收信号期间，u0保持不变。在L1和C1满足谐振条件的情况下，下文将对卡片的调制深度与读卡器接收端u1的关系进行分析。
如果卡片与读卡器天线位置固定，则耦合系数确定，即互感M不变。根据式(1)可知，只有卡片线圈电流i2影响u1的值。因此，当卡片向读卡器返回响应信息时，可以通过负载(电阻或者电容)调制改变Z2，从而改变i2的值；

　　当改变卡片与读卡器天线线圈间的距离时，也即改变了通过卡片线圈的有效磁场强度Heff。由，可知Heff 的改变意味着M的改变，但它们之间并不是线性关系，因为当读卡器线圈与卡片线圈位置发生变化时，i1也会发生变化。由式(1)有(2)上式中0、A、N和Heff分别表示空气中的磁导率、卡片线圈面积、卡片线圈匝数和有效磁场强度，，都是不变的量。当Heff=H0时，卡片在无调制状态下，读卡器天线线圈电流为i10，卡片线圈电流为i20，u1的值记为u10。当卡片调制时，其相应的量记为Hm、i1m、i2m和u1m，有i2m=i20+苅2、i1m=i10+苅1、Hm=H0+艸，u1m=u10+苪1。卡片调制状态下与非调制状态下读卡器线圈感应电压之差苪1为：(3)实际上，由于i20<<I10、艸<<H、苅1<<i10、苅2<<i20，因此可近似如下：(4)由上式可以看出，如果苅2与H0为线性关系，即苅2=m/H0，那么苪1基本接近一个常数b1•m/i10。但是由于苅2与苅1(或艸)会向相反的方向变化，因此，在不同的场强下，如果想得到相同的苪1，就需要对苅2=m/H0进行修正。由ISO14443-2给出的卡片负载调制深度幅值为30/H1.2mV(峰值)，可以近似地推导出苅2=m/H1.2。

图3主控板框图

　　本设计方案可以广泛应用在以下领域：

　　1．制造业，实现精细制造，提高生产效率，保障产品质量。

　　2．企业供应链管理，有效控制企业库存量，降低市场风险，提高盘点效率。

　　3．仓储物流业和交通运输，物流全过程的跟踪监控，提高调度的准确性和效率。

　　基于FPSLIC的设计

　　FPSLIC就是在基于SRAM的SoC中嵌入AVR MCU内核和FPGA门阵列逻辑。AVR、FPGA、SRAM模块之间的接口已经实现，而且可以配置，可以节省2000~5000门。一个FPSLIC里有10000～ 40000门的FPGA、一个单片机、一个储存器、多种外围设备和现成的接口。其低价格的软件包括：设计主控流程、综合验证、布线工具以及硬件和软件的仿真。

　　嵌入在FPSLIC 里的MCU为Atmel的AVR。它是一个8Bit RISC的MCU，可以执行的单时钟指令可达120多条，AVR代码效率和性能跟一般8位的MCU相比凸显优越。当把它嵌入以SRAM为主的FPSLIC时，更可表现其三大特点 ：提高速度、降低功耗、程序存储量降低。

　　嵌入在FPSLIC 中的FPGA为Atmel的AT40K系列。该系列FPGA内有10ns的分布式SRAM，它可以异步操作，也可以同步操作。AT40K的设计是用VHDL/Verilog或画图的方式在计算机上形成的。由于AT40K还可以当作DSP的协处理器使用。客户可以把一些需要快速执行的功能在FPGA里实现，比如FIR、FFT、interpolators 和DCT，从而使得该FPGA能很好地应用在多媒体、电信和工业控制等领域。

　　AT94K40的内部程序/数据SDRAM分为3块：10K×16位专用程序存储器(地址范围：0x0000~0x27ff)；4K×8位专用数据存储器(0x0000~0x0fff)；6K×16位或12K×8位可配置存储器。

　　开发软件采用System Designer 3.0。硬件和软件同步仿真。

　　本设计的主控板框图如图2所示。

　　本方案的具体设置包括：

　　1.现在使用的设置为16K×16位的程序存储器，4K×8位的数据存储器。在4K×8位专用数据存储器(0x0000~0x0fff)中包含了64个AVR I/O寄存器。其中AVR与FPGA的通信中使用到了以下寄存器:

　　FISCR:FPGA I/O选择控制寄存器

　　FISUA～D:FPGA I/O选择、中断控制寄存器

　　2. 考虑到需要以80KHz频率发送OOK信号，通常的4MHz的板上晶振在不分频的情况下使用匹配中断(匹配值为50)，才勉强实现，但由于指令执行周期(0.25s)太长，实际发送OOK信号时达不到要求的速度。故改用18.432MHz的晶振，匹配值为225。匹配值的计算公式为：匹配值＝晶振频率/分频系数/80KHz。

　　3. AVR代码中使用了Uart0&1的接收/发送中断与Timer0的匹配中断。

　　4. 波特率设置：BAUD＝Fck/16*(UBR+1)，Fck为时钟频率，UBR为波特率寄存器高字节UBRHI和低字节UBRRn的数值(0～4095)。下面给出典型值：

　　Fck=4MHz,UBR=25,BAUD= 9600bps

　　Fck=18.432MHz,UBR=9,BAUD= 115200bps

　　5. 由FPGA实现的功能为：补码变换，差分处理，FIR低通滤波，归一化判决，去毛刺，同步提取。

其中对各步骤简要说明如下：

　　a)补码变换：因为ADC的输出信号为1ff~000(3~2V), 3ff~200(2~1V)。若要分出信号的正负，就需要本步骤，具体操作为将大于511的输出减去1024。

　　b)差分处理：增强信号。

　　c)FIR低通滤波：去除高频噪声。

　　d)归一化判决：将A/D采样得到的电压值转变为I/O信号。

　　e)去毛刺：去除毛刺信号。

　　f)同步提取：提取码元信号，平均一个码元拥有4个采样点。 

　　开发体会

　　采用FPSLIC开发优势在于：资源比较丰富，I/O设置很灵活，有很大的发挥余地；FPGA的运算速度很快；由于使软硬件同步仿真，虽然难度大了，但也缩短了开发周期；总体的性价比好。

　　感觉不足的地方有：AVR协同FPGA工作的速度跟不上，当运作频繁时总是FPGA等候AVR；System Designer的界面不够友好，使用起来不太方便；布线的速度慢。

　　总体来说，本文利用FPSLIC实现了超高频段RFID阅读器，为 FPSLIC在这方面的应用打开了思路。