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兼具设计弹性与成本优势 FPGA加速RFID读取机开发
作者：台湾新电子
来源：RFID世界网
日期：2006-11-10 10:18:28
摘要：展望未来，RFID读取机将会把如RF通讯协定处理等各种前端DSP功能，整合至FPGA元件。目前RF通讯协定处理仍是由独立DSP元件负责。嵌入式软体处理器核心已能提供优异的DMIPS/MHz效能，不久将能取代后端外部处理器，以支援控制读取机的应用功能，透过可编程逻辑元件為RFID读取机带来最大弹性与降低成本的优势。
FPGA元件可灵活编程的特性，一直扮演著加速產品上市速度的重要角色。藉由FPGA与嵌入式处理器核心的搭配，将有助於RFID读取机设计业者，利用市面上现成的射频相关元件，在最短的时间内开发出符合產业标準的產品。
无线射频识别系统(RFID)是一种自动辨识技术，每个目标实体均拥有一组独一无二的辨识码(Unique Identifying Number, UID)，并储存於RFID询答器(Transponder)或标籤上。RFID标籤通常贴附在实体上，如硬纸片、货架、包装盒等。RFID读取机(询问器)能从标籤中擷取出UID。
一个基本的RFID系统包含三个元件：天线或线圈、含有RFID解码器的收发器、以及拥有UID的RFID标籤。表1显示了四种常用的RFID频率及其相关应用领域。目前最受瞩目的商业用途频率為超高频(UHF)。此频率已在供应链管理方面进入大量应用阶段。
EPC為电子商品条码(Electronic Product Code)的缩写。此条码為一种RFID标籤的标準，包含标籤的资料内容，以及各种开放式无线通讯协定。EPC结合了条码规格中使用的各项资料标準，以及ANSI与其他组织(802.11b)所开发的无线资料通讯标準。目前供应链管理所採用的EPC标準為EPC Class1 Gen2(图1)。
供应链所须的RFID标籤与读取机
Class1标籤通常是在工厂中就已预先编写完成，但也可在现场下载。通常当标籤写入资料后，记忆体就被锁住，不允许再写入资料。Class1标籤採用传统的封包型通讯协定，读取机传出的封包中，即含有指令与资料，紧接著还有标籤的回应讯息。
RFID系统环境使用的频道属於免授权的ISM(工业、科学、医疗)频段，因此充满著许多干扰源。在这种频段中运作的RFID读取机，容易受到各种外部干扰源的影响，包括无线电话、无线耳机、无线资料网路、以及其他邻近的读取机装置。每种读取机的射频(RF)接收器之前端元件必须能承受极高的干扰源，而且不会因讯号扭曲而造成询答错误(图2)。接收器的杂讯必须维持在最低，如此才能维持充裕的动态范围，在无错误的状态下，侦测低强度的标籤应答讯号。
抗杂讯射频读取机设计
图3显示的读取机射频收发器架构是一种已广為业界认可的设计，能够在高密度、充斥干扰源的环境下正常运作。发送器与接收器结合了高动态范围的直接转换调变器与解调变器，藉以达到最高的强固性与最低的成本。
此读取机的核心採用凌力尔特(Linear Technology)的LT5516高整合度直接转换正交解调变器(Direct Conversion Quadrature Demodulator)，晶片内部包含高精準度正交相位(0 与90 )转换器。天线接收到的讯号在通过射频过滤器后，透过平衡-不平衡转换器直接传送到解调变器的输入端。由於该款调变器的杂讯值相当低，因此不需要低杂讯放大器(LNA)，故能维持21.5 dBm IIP3与9.7dB P1dB的效能。
在接收阶段，读取机会向标籤传送一个连续波(未调变)载波。在询答阶段，标籤会对载波的振幅进行调变，传回一个位元流。调变格式為振幅偏移调变(Amplitude Shift Key, ASK)或反相振幅偏移调变(Phase-Reversal ASK)。解调变器包含两个正交相位侦测输出端，提供多元化的接收功能。若某个通道因多重通道或相位抵销的缘故而无法收到讯号时，其他通道(经过90 的相位偏移)仍可接收高强度的讯号，反之亦然。因此，接收器的整体稳定度得以提升。
经过调变后，就可把相位(I)与正交相位(Q)的差动输出讯号进行耦合，传至设定成差动放大器的运作放大器，将讯号转换成单端式输出。设计者可把高通过门槛设定成5kHz－低於接收资料流的最低讯号内容，并高於移动中标籤所可能產生的最高都普勒频率(Doppler Frequency)，且仍远高於60Hz的电源线频率。而產生的输出讯号可藉由被设定成四阶式(Fourth-order)的LT1568低通过滤器传送出去。在此，可将低通过门槛频率设定成5MHz，允许最大的位元流讯号通过基频门槛。
此时基频讯号可透过两个解析度為12位元的低功耗类比数位转换器(ADC)LTC2291，进行数位化。由於标籤的位元流传输频宽為5kHz～5MHz，因此LTC2291能在25MSps的速度下，提供充裕的超额採样效能，精準地擷取解调变讯号。若有需要，可在基频数位讯号处理器(DSP)中，建置更多的数位过滤功能。这种设计带来最高的弹性，让接收器能设定逻辑门槛，让基频处理器能在数位模式下运作。
高动态范围射频发送器设计
发送器採用整合型镜像抑制直接转换调变器，如图3所示，LT5568提供极高的线性比例以及低杂讯的门槛，為讯号的传送提供优异的动态范围。调变器接收来自数位至类比转换器(DAC)的正交基频I与Q讯号，经过转换与调变后，直接输出成900MHz的传送频率。
就内部而言，一个高精準度正交相位偏移器分割了区域振盪器(Local Oscillator, LO)。调变后的射频讯号结合成一个单端、单边频的射频输出讯号，并以46dBc进行镜像抑制。此外，调变器对I与Q混频器进行匹配，将LO载波讯号最大抑制在-43dBm。
组成的调变电路展现出良好的邻近频道功率比(Adjacent Channel Power Ratio, ACPR)效能，满足传输频谱遮蔽的需求。例如，在调变器射频输出值达-8dBm时，ACPR则高於-60dBc。由於输出端的杂讯相当低，因此讯号可放大至最大的功率1瓦(美国為+30dBm)，或是欧规的2瓦。由於功率是用来為标籤提供电力，藉以达到最大的读取距离，因此不论是在何种状况下，ACPR都须维持固定值。LTC5505射频功率侦测器的内部温度补偿机制，能精準地测量功率，并提供稳定回馈机制，来调节射频功率放大器的输出讯号。
基频处理与网路介面
在基频部分，现场可编程逻辑闸阵列(FPGA)可针对传送至DAC的讯号以及从ADC传来的讯号，进行波形频道化的作业。这个流程亦称為数位中频(IF)处理，其中包含一些过滤、增益控制、频率转换、以及取样率改变等作业。FPGA甚至能以平行模式处理多个频道。
图4显示RFID读取机架构的分区模式。其他基频作业包括：
．预先侦测
．序列评估
．调变与解调变(包括ASK、频率与相位偏移调变)
．讯号產生
．相关器处理
．尖峰侦测与门槛限制
．CRC与检查码
．编码与解码(包括不归零(NRZ)、曼彻斯特 (Manchester)编码、单极、差分、双极、米勒(Miller) 编码)
．讯框侦测
．ID解扰码
．安全加密引擎
接收到的RFID标籤资料会透过序列埠或网路介面，传送至企业系统伺服器。这种传统架构已演变成复杂分散式TCP/IP网路的一部分，在此环境中，读取机负责管理邻近的标籤。如今，读取机则扮演标籤与智慧型分散式资料库系统之间的闸道器，连结至各种企业软体应用系统中。
这些基频作业依据硬体/软体的分割状态，可在FPGA或数位讯号处理器、或结合两种元件的系统上执行。
基频处理器不仅控制各种基频作业的功能与排程，亦负责连结层通讯协定的作业。这些基频作业包括：跳频、侧听后传送、以及防碰撞演算法的处理。此外，基频处理器亦可提供像是乙太网路、USB、或Firewire等介面。
基频作业与数位射频频道化的处理功能，让以FPGA型态的解决方案具备更高的吸引力与整合度。FPGA功能、DSP功能、基频处理器功能，能藉由一个嵌入式处理器整合至一个FPGA元件中。
藉由FPGA快速实现RFID读取机设计
图5显示一个以FPGA為基础的RFID处理器架构，其中的嵌入式处理器可使用一个硬体IP，如PowerPC，也可以是软体核心如MicroBlaze，或甚至混合PowerPC与MicroBlaze。设计者可连结内建的硬体乙太网路媒体存取控制(EMAC)，透过外部乙太网路实体层元件连结至乙太网路。另一种替代方案是採用Lite Ethernet MAC IP来搭配/100-BaseT网路。
PowerPC/MicroBlaze嵌入型处理器负责执行以下作业：
．EPC 资料处理与转送
．通讯协定处理
．询答作业的排程
．TCP/IP网路介面
．控制与监视
．数据机控制器
．升级代理元件
．HTTP伺服器
．SNMP/MIB处理
以赛灵思(Xilinx)的一款千兆乙太网路系统(Gigabit Ethernet System)参考设计－GSRD為例，其為一款EDK型态的参考系统，能在TCP/IP通讯协定与使用者资料介面间，扮演高效能桥接元件。GSRD元件具备的功能，可应付TCP/IP系统每位元组与每个封包的处理需求。
TCP传送效能量测指标，现已有MontaVista Linux作业系统以及Treck的专属版本。藉由赛灵思XPS平台的微处理器函式库定义(Micro-processor Library Definition, MLD)，Nucleus PLUS即时作业系统，可运用MicroBlaze与PowerPC处理器，為系统带来更强的功能。同时能运用晶片内部记忆体来降低功耗、缩小尺寸，并提升效能，而完备的中介软体，让其成為RFID后端网路系统最佳的解决方案。
可携式读取机能连结各类硬碟、QWERTY键盘、可携式记忆体介面、各种显示器、以及其他以复杂可程式化逻辑元件(CPLD)实现的周边装置(图6)，这些CPLD能以极低的耗电量、高速效能、以及小型晶片封装之优势，协助应用处理器与支援上述功能。
展望未来，RFID读取机将会把如RF通讯协定处理等各种前端DSP功能，整合至FPGA元件。目前RF通讯协定处理仍是由独立DSP元件负责。嵌入式软体处理器核心已能提供优异的DMIPS/MHz效能，不久将能取代后端外部处理器，以支援控制读取机的应用功能，透过可编程逻辑元件為RFID读取机带来最大弹性与降低成本的优势。
(Niladri Roy与Akshaya Trivedi分别為Xilinx公司ISM垂直行销部门资深经理与无线方案垂直行销部门资深系统工程师；James Wong為Linear Technology公司產品行销经理)
无线射频识别系统(RFID)是一种自动辨识技术，每个目标实体均拥有一组独一无二的辨识码(Unique Identifying Number, UID)，并储存於RFID询答器(Transponder)或标籤上。RFID标籤通常贴附在实体上，如硬纸片、货架、包装盒等。RFID读取机(询问器)能从标籤中擷取出UID。
一个基本的RFID系统包含三个元件：天线或线圈、含有RFID解码器的收发器、以及拥有UID的RFID标籤。表1显示了四种常用的RFID频率及其相关应用领域。目前最受瞩目的商业用途频率為超高频(UHF)。此频率已在供应链管理方面进入大量应用阶段。
EPC為电子商品条码(Electronic Product Code)的缩写。此条码為一种RFID标籤的标準，包含标籤的资料内容，以及各种开放式无线通讯协定。EPC结合了条码规格中使用的各项资料标準，以及ANSI与其他组织(802.11b)所开发的无线资料通讯标準。目前供应链管理所採用的EPC标準為EPC Class1 Gen2(图1)。
供应链所须的RFID标籤与读取机
Class1标籤通常是在工厂中就已预先编写完成，但也可在现场下载。通常当标籤写入资料后，记忆体就被锁住，不允许再写入资料。Class1标籤採用传统的封包型通讯协定，读取机传出的封包中，即含有指令与资料，紧接著还有标籤的回应讯息。
RFID系统环境使用的频道属於免授权的ISM(工业、科学、医疗)频段，因此充满著许多干扰源。在这种频段中运作的RFID读取机，容易受到各种外部干扰源的影响，包括无线电话、无线耳机、无线资料网路、以及其他邻近的读取机装置。每种读取机的射频(RF)接收器之前端元件必须能承受极高的干扰源，而且不会因讯号扭曲而造成询答错误(图2)。接收器的杂讯必须维持在最低，如此才能维持充裕的动态范围，在无错误的状态下，侦测低强度的标籤应答讯号。
抗杂讯射频读取机设计
图3显示的读取机射频收发器架构是一种已广為业界认可的设计，能够在高密度、充斥干扰源的环境下正常运作。发送器与接收器结合了高动态范围的直接转换调变器与解调变器，藉以达到最高的强固性与最低的成本。
此读取机的核心採用凌力尔特(Linear Technology)的LT5516高整合度直接转换正交解调变器(Direct Conversion Quadrature Demodulator)，晶片内部包含高精準度正交相位(0 与90 )转换器。天线接收到的讯号在通过射频过滤器后，透过平衡-不平衡转换器直接传送到解调变器的输入端。由於该款调变器的杂讯值相当低，因此不需要低杂讯放大器(LNA)，故能维持21.5 dBm IIP3与9.7dB P1dB的效能。
在接收阶段，读取机会向标籤传送一个连续波(未调变)载波。在询答阶段，标籤会对载波的振幅进行调变，传回一个位元流。调变格式為振幅偏移调变(Amplitude Shift Key, ASK)或反相振幅偏移调变(Phase-Reversal ASK)。解调变器包含两个正交相位侦测输出端，提供多元化的接收功能。若某个通道因多重通道或相位抵销的缘故而无法收到讯号时，其他通道(经过90 的相位偏移)仍可接收高强度的讯号，反之亦然。因此，接收器的整体稳定度得以提升。
经过调变后，就可把相位(I)与正交相位(Q)的差动输出讯号进行耦合，传至设定成差动放大器的运作放大器，将讯号转换成单端式输出。设计者可把高通过门槛设定成5kHz－低於接收资料流的最低讯号内容，并高於移动中标籤所可能產生的最高都普勒频率(Doppler Frequency)，且仍远高於60Hz的电源线频率。而產生的输出讯号可藉由被设定成四阶式(Fourth-order)的LT1568低通过滤器传送出去。在此，可将低通过门槛频率设定成5MHz，允许最大的位元流讯号通过基频门槛。
此时基频讯号可透过两个解析度為12位元的低功耗类比数位转换器(ADC)LTC2291，进行数位化。由於标籤的位元流传输频宽為5kHz～5MHz，因此LTC2291能在25MSps的速度下，提供充裕的超额採样效能，精準地擷取解调变讯号。若有需要，可在基频数位讯号处理器(DSP)中，建置更多的数位过滤功能。这种设计带来最高的弹性，让接收器能设定逻辑门槛，让基频处理器能在数位模式下运作。
高动态范围射频发送器设计
发送器採用整合型镜像抑制直接转换调变器，如图3所示，LT5568提供极高的线性比例以及低杂讯的门槛，為讯号的传送提供优异的动态范围。调变器接收来自数位至类比转换器(DAC)的正交基频I与Q讯号，经过转换与调变后，直接输出成900MHz的传送频率。
就内部而言，一个高精準度正交相位偏移器分割了区域振盪器(Local Oscillator, LO)。调变后的射频讯号结合成一个单端、单边频的射频输出讯号，并以46dBc进行镜像抑制。此外，调变器对I与Q混频器进行匹配，将LO载波讯号最大抑制在-43dBm。
组成的调变电路展现出良好的邻近频道功率比(Adjacent Channel Power Ratio, ACPR)效能，满足传输频谱遮蔽的需求。例如，在调变器射频输出值达-8dBm时，ACPR则高於-60dBc。由於输出端的杂讯相当低，因此讯号可放大至最大的功率1瓦(美国為+30dBm)，或是欧规的2瓦。由於功率是用来為标籤提供电力，藉以达到最大的读取距离，因此不论是在何种状况下，ACPR都须维持固定值。LTC5505射频功率侦测器的内部温度补偿机制，能精準地测量功率，并提供稳定回馈机制，来调节射频功率放大器的输出讯号。
基频处理与网路介面
在基频部分，现场可编程逻辑闸阵列(FPGA)可针对传送至DAC的讯号以及从ADC传来的讯号，进行波形频道化的作业。这个流程亦称為数位中频(IF)处理，其中包含一些过滤、增益控制、频率转换、以及取样率改变等作业。FPGA甚至能以平行模式处理多个频道。
图4显示RFID读取机架构的分区模式。其他基频作业包括：
．预先侦测
．序列评估
．调变与解调变(包括ASK、频率与相位偏移调变)
．讯号產生
．相关器处理
．尖峰侦测与门槛限制
．CRC与检查码
．编码与解码(包括不归零(NRZ)、曼彻斯特 (Manchester)编码、单极、差分、双极、米勒(Miller) 编码)
．讯框侦测
．ID解扰码
．安全加密引擎
接收到的RFID标籤资料会透过序列埠或网路介面，传送至企业系统伺服器。这种传统架构已演变成复杂分散式TCP/IP网路的一部分，在此环境中，读取机负责管理邻近的标籤。如今，读取机则扮演标籤与智慧型分散式资料库系统之间的闸道器，连结至各种企业软体应用系统中。
这些基频作业依据硬体/软体的分割状态，可在FPGA或数位讯号处理器、或结合两种元件的系统上执行。
基频处理器不仅控制各种基频作业的功能与排程，亦负责连结层通讯协定的作业。这些基频作业包括：跳频、侧听后传送、以及防碰撞演算法的处理。此外，基频处理器亦可提供像是乙太网路、USB、或Firewire等介面。
基频作业与数位射频频道化的处理功能，让以FPGA型态的解决方案具备更高的吸引力与整合度。FPGA功能、DSP功能、基频处理器功能，能藉由一个嵌入式处理器整合至一个FPGA元件中。
藉由FPGA快速实现RFID读取机设计
图5显示一个以FPGA為基础的RFID处理器架构，其中的嵌入式处理器可使用一个硬体IP，如PowerPC，也可以是软体核心如MicroBlaze，或甚至混合PowerPC与MicroBlaze。设计者可连结内建的硬体乙太网路媒体存取控制(EMAC)，透过外部乙太网路实体层元件连结至乙太网路。另一种替代方案是採用Lite Ethernet MAC IP来搭配/100-BaseT网路。
PowerPC/MicroBlaze嵌入型处理器负责执行以下作业：
．EPC 资料处理与转送
．通讯协定处理
．询答作业的排程
．TCP/IP网路介面
．控制与监视
．数据机控制器
．升级代理元件
．HTTP伺服器
．SNMP/MIB处理
以赛灵思(Xilinx)的一款千兆乙太网路系统(Gigabit Ethernet System)参考设计－GSRD為例，其為一款EDK型态的参考系统，能在TCP/IP通讯协定与使用者资料介面间，扮演高效能桥接元件。GSRD元件具备的功能，可应付TCP/IP系统每位元组与每个封包的处理需求。
TCP传送效能量测指标，现已有MontaVista Linux作业系统以及Treck的专属版本。藉由赛灵思XPS平台的微处理器函式库定义(Micro-processor Library Definition, MLD)，Nucleus PLUS即时作业系统，可运用MicroBlaze与PowerPC处理器，為系统带来更强的功能。同时能运用晶片内部记忆体来降低功耗、缩小尺寸，并提升效能，而完备的中介软体，让其成為RFID后端网路系统最佳的解决方案。
可携式读取机能连结各类硬碟、QWERTY键盘、可携式记忆体介面、各种显示器、以及其他以复杂可程式化逻辑元件(CPLD)实现的周边装置(图6)，这些CPLD能以极低的耗电量、高速效能、以及小型晶片封装之优势，协助应用处理器与支援上述功能。
展望未来，RFID读取机将会把如RF通讯协定处理等各种前端DSP功能，整合至FPGA元件。目前RF通讯协定处理仍是由独立DSP元件负责。嵌入式软体处理器核心已能提供优异的DMIPS/MHz效能，不久将能取代后端外部处理器，以支援控制读取机的应用功能，透过可编程逻辑元件為RFID读取机带来最大弹性与降低成本的优势。
(Niladri Roy与Akshaya Trivedi分别為Xilinx公司ISM垂直行销部门资深经理与无线方案垂直行销部门资深系统工程师；James Wong為Linear Technology公司產品行销经理)
